CPLD & FPGA TOOL 설치 및 간단한 예제 실행하기:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />
:namespace prefix = st1 ns = "urn:schemas-microsoft-com:office:smarttags" />I. 준비물
- http://www.elogics.neti에서 판매하는 ELS-MB1000혹은 CPLD, JTAG Cable 보드
II. Xilinx Webpack Software 다운로드
Xilinx 사이트에서 추천하는 자신의 PC사양이 맞는지 확인하고, 필요한 사항은 새로운 사양으
로 시스템을 업그레이드 한다. 운영 소프트웨어는 Windows ME, 2000, XP 등이며 요즘은 Xilinx사에서 Linux 사용자들을 위해서도 Linux version을 출시 했다. 설치 방법에 따라 Full 소프트웨어를 다운로드 하는 방식과 Web Install 방식이 있다. 여기서는 Full version으로 설치 방법을 설명하기 때문에 Full version으로 다운로드를 한다. 다운로드가 완료된 후 webpack을 설치한다. Webpack을 설치후 ISE 서비스팩을 다운로드 받아 패치한다.
Model Simulation이 필요한 경우 Xilinx homepage에서 다운 받아서 설치한다. 설치 후 라이센스 인증을 받아야만 프로그램이 정상적으로 동작한다.
받아야 하는 파일은 크게 세 가지 입니다.
1. WebPACK - Complete ISE WebPACK
2. 서비스팩(Service Pack 1) - Service Pack 1(최신 버전)
3. WebPACK 전용 시뮬레이터 - Complete MXE Simulator
III. 설치하기
WebPACK_8.1_fcfull_i.exe의 다운로드가 끝나면 압축파일을 실행한다. 압축파일이 풀리는데 시스템 사양에 따라 다르며 압축이 완전히 풀린 후에 다음과 같은 설치 시작화면이 나온다.
:namespace prefix = v ns = "urn:schemas-microsoft-com:vml" />
라이센스 Accept란에 세 번 연속 check하고 다음으로 계속 넘어간다.
설치할 폴더명이 나온다.
설치 프로그램이 설치 도중 이전버전을 발견하면 uninstall시킬지를 물어본다. 잘 생각해서 언인스톨 시킨다. Begin Installation을 시작하면 아주 한참 동안 설치를 한다.
인스톨이 모두 끝나면 다음과 같은 화면이 뜬다.
IV. 프로젝트 만들기 및 간단 한 예제 실습
실행은 바탕화면에 있는 Xilinx ISE 8.2i 아이콘을 더블 클릭하거나,
시작 ( 모든프로그램 ( Xilinx ISE 8.2i ( Project Navigator 순서로 선택하여 실행한다.
실행하면 다음과 같은 화면이 나온다.
Tip of the day의 내용은 매번 실행할 때마다 바뀐다.
만약에 기존에 사용된 프로젝트가 있으면 다음과 같이 뜬다.
1.새로운 프로젝트 만들기
File ® New Project 를 클릭하여 다음과 같은 프로젝트 생성창을 연다.
Project Name : 란에 생성할 프로젝트 명을 적는다. 그리고 Project Location란에 프로젝트가
생성될 디렉토리 명을 적는다. 또는 box눌러서 브라우저로 디렉토리를 지정해 준다. 편의상
c:\logic_data\test\ 지정한다.
디렉토리를 지정하면 next button를 누른다.
이 화면에서 사용하려는 CPLD나 FPGA를 지정한다. Device Family, Device, Package, Speed Grade는 ELS-MB1000 / CPLD보드에 부착된 CPLD를 지정한다.
Top-Level Module Type, Synthesis Tool, Simulator, Generated Simulation Language는 위의 화면과 동일하게 지정한다. 그리고 ‘다음’을 클릭한다.
이 화면에서 ‘New Source’를 클릭한다. 그러면 다음과 같은 화면이 나타난다.
이 화면에서 Verilog/VHDL Module 중 익숙한 언어를 먼저 선택한 후 File Name에 ‘test’이라고 입력한다. 그리고 다음을 클릭한다.
2. 소스코드 편집 하기
그러면 위와 같이 자동으로 *.V 또는 *.VHD확장자가 추가된 뒤 프로젝트에 추가된다.
그러면 다음과 같은 화면이 나온다.
설계 하고저 하는 포트의 입출력 포트가 나타난다.
적당한 값으로 입력과 출력을 기입한다. 여기서는 4BIT 카운터를 만들어 카운터 값을 LED로
표시하는 회로를 만들자
입출력이 정의 되어 있으면 다음을 클릭한다.
위 화면에서는 추가할 소스가 없음으로 그냥 ‘다음’을 클릭한다.
그러면 위와 같이 새로이 생성될 프로젝트에 대한 설명이 나온다.
여기서 마침을 선택한다. 그러면 프로젝트 생성이 끝났다.
이 화면의 Source in Projcet창에서 이 프로젝트의 정보를 볼 수 있고 TEST.VHD 더블클릭하면우측에 소스파일이 나타난다.
NEW SORCE 창에서 입력된 포트를 적당한 회로가 되도록 로직을 설계한다. 여기서는 4 BIT 카운터로 하였기 때문에 소스는 다음과 같다.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity TEST is
Port ( MCLK : in STD_LOGIC;
LED0 : out STD_LOGIC;
LED1 : out STD_LOGIC;
LED2 : out STD_LOGIC;
LED3 : out STD_LOGIC
);
end TEST;
architecture Behavioral of TEST is
signal cnt : std_logic_vector(3 downto 0);
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